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Soutenance de thèse de Jessy MICOUT

Publié le 1 mars 2019
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Soutenance 8 mars 2019 | Plan d'accès
Soutenance de thèse de MICOUT Jessy, pour une thèse de DOCTORAT de l' Université de Grenoble Alpes , spécialité "NANO ELECTRONIQUE et NANO TECHNOLOGIES ", intitulée:
Salle Z104- Bâtiment Phelma 2/MINATEC
3 rue parvis Louis Néel
38016 Grenoble cedex1

Fabrication et caractérisation de transistors réalisés à basse température

MICOUT Jessy

MICOUT Jessy

Vendredi 8 Mars 2019  à 10:30


Résumé:
La réduction des dimensions des dispositifs MOSFET devient de plus en plus complexe a réalisé, et les nouvelles technologies MOSFET se confrontent à de fortes difficultés.
Pour surmonter ce problème, une nouvelle technique, appelée intégration 3D VLSI, est étudiée : remplacer la structure plane conventionnelle par un empilement vertical de transistors.
En particulier, l’intégration 3D séquentielle ou CoolCube™ au CEA-Leti permet de profiter pleinement de la troisième dimension en fabriquant séquentiellement les transistors.
La réalisation d’une telle intégration apporte une nouvelle contrainte, celle de fabriquer le transistor du dessus avec un budget thermique faible (inférieur à 500°C), afin de préserver les performances du transistor d'en dessous. Puisque ce budget thermique est principalement influencé par l'activation des dopants, plusieurs techniques innovatrices sont actuellement investiguées au CEA-LETI, afin de fabriquer le drain et la source. Dans ce manuscrit, nous utiliserons la recristallisation en phase solide comme mécanisme pour activer les dopants (inférieures à 600 °C). L’objectif de cette thèse est donc de fabriquer et de caractériser des transistors dont l’activation des dopants est réalisée grâce à ce mécanisme, afin d’atteindre des performances similaires à des transistors réalisés avec un budget thermique standard. Ce travail est organisé autour de l’activation des dopants, et en trois chapitres, où chaque chapitre est spécifique à une intégration (« Extension Last »/ « Extension First », « Gate Last »/ « Gate First ») et à une architecture (FDSOI, FINFET) considérées.
Ces chapitre permettront, grâce aux caractérisations électriques, morphologiques et aux simulations, de développer un procédé de recristallisation stable à 500°C, à la fois pour les nMOS et les pMOS, et de proposer de nouveaux schémas d’intégrations, afin de réaliser des transistors à faible budget thermique et compatibles avec l’intégration 3D Séquentielle.
 
Membres du  jury :
  • Francis BALESTRA, Directeur de recherche CNRS Alpes :Président
  • Gérard GHIBAUDO,Directeur de recherche CNRS Alpes : Directeur de thèse
  • Professeur Pascal MASSON, Université Sophia Antipolis : Rapporteur
  • Fuccio CRISTIANO, Directeur de recherche CNRS Toulouse: Rapporteur
  • Docteure Perrine BATUDE, CEA Grenoble : Membre encadrante
  • Docteur Quentin RAFHAY, Grenoble INP : Membre encadrant

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Partenaires

Thèse préparée dans le laboratoire IMEP-LaHC  et au CEA, sous la direction de Gérard GHIBAUDO , Directeur de thèse.

mise à jour le 21 mars 2019

anglais
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