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Soutenance de thèse de Melle Julie Roullard

Publié le 12 décembre 2011
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Soutenance 15 décembre 2011 | Plan d'accès
Soutenance de Melle Julie Roullard pour une thèse de DOCTORAT de l'Université de Grenoble, spécialité Optique et Radiofréquences intitulée :
Bâtiment Horloge du campus universitaire du Bourget du Lac, Accueil du Site de Savoie Technolac - Université de Savoie
73376 Le Bourget du Lac Cedex
 

Analyse et optimisation des performances électriques des réseaux d’interconnexions et des composants passifs dans les empilements 3D de circuits intégrés.

Jeudi  15 Décembre 2011  à 10h15

Résumé de Thèse:
Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique.
Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium.La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

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Partenaires

Thèse préparée dans le laboratoire IMEP-LAHC, sous la direction conjointe de Mr FLECHET Bernard  et Mr CAPRARO Stéphane .

mise à jour le 16 février 2015

Contact

Bernard FLECHET
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