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Soutenance de Thèse de Theano KARATSORI - Grenoble INP - IMEP-LAHC

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Soutenance de Thèse de Theano KARATSORI

Publié le 3 juillet 2017
 
Theano KARATSORI
Soutenance
Date de l'évènement : 12 juillet 2017
Soutenance de Theano KARATSORI, pour une thèse de DOCTORAT de l'Université de Grenoble Alpes, spécialité "NANO ELECTRONIQUE ET NANO TECHNOLOGIES",  intitulée :

«Caractérisation et modélisation de UTBB MOSFET sur SOI pour les technologies CMOS avancées et applications en simulations circuits »
 
Mercredi 12 Juillet 2017 à 10h30

Résumé :
La motivation de cette thèse est deux des principaux problèmes soulevés par la mise à l'échelle des appareils de la nouvelle ère dans la conception MOSFET contemporaine: le développement d'un modèle de courant de drain analytique et compact, valable dans toutes les régions d'opération, décrivant précisément les caractéristiques IdVg et IdVd
des dispositifs FDSOI à canaux courts et l'étude des problèmes de fiabilité et de variabilité de ces transistors évolués à l'échelle nanométrique.
Le chapitre II fournit une base théorique et technique pour une meilleure compréhension de cette thèse, en mettant l'accent sur les paramètres électriques MOSFET critiques et les techniques d'extraction. Il démontre les méthodologies de YFunction et de SplitCV pour la caractérisation électrique dans divers types de semiconducteurs.
L'influence du niveau de l'oscillateur du signal AC sur la mesure de la mobilité efficace par la technique SplitCV dans MOSFET est également analysée. Une nouvelle méthodologie basée sur la fonction Lambert W qui permet d'extraire les paramètres MOSFET sur la gamme de tension de grille complète, permettant de décrire la transition entre les regions en dessous et au dessus du seuil, malgré la réduction de la tension d'alimentation. Enfin, certains éléments de base concernant le bruit à basse fréquence (LFN) sur la caractérisation MOSFET sont décrits.
Le chapitre III présente la modélisation analytique et compacte du courant de drain dans les MOSFET FDSOI à l'échelle nanométrique. Des modèles analytiques simples pour les tensions de seuil de la grille avant et arrière et les facteurs d'idéalité ont été développés en termes de paramètres de géométrie du dispositif et de tensions de polarisation appliquées avec contrôle de la grille arrière.Un modèle analytique et compact de courant de drain a été développé pour les MOSFET FDSOI UTBB légèrement dopés avec contrôle de la grille arrière, prenant en compte la géométrie réduite et d'autres effets importants dans ces technologies et implémenté en VerilogA
pour la simulation des circuits dans Cadence Spectre.
Le chapitre IV traite des problèmes de fiabilité dans les transistors FDSOI. La dégradation par des porteurs chauds des nMOSFET UTBB FDSOI decananométrique a été étudiée dans différentes conditions de stress de drain et de grille. Les mécanismes de dégradation ont été identifiés grâce à des mesures LFN à température ambiante dans les domaines de la fréquence et du temps. Un modèle de vieillissement HC est proposé permettant de prédire la dégradation du dispositif stressé dans différentes conditions de polarisation, en utilisant de paramètres uniques déterminés pour chaque technologie extraits par des mesures. Enfin, les caractéristiques de stress NBTI et le comportement de relaxation après stress sous la polarisation positive des pMOSFET UTBB FDSOI de grille HfSiON ont été étudiés. Un modèle pour le NBTI a été développé en considérant les mécanismes de piégeage/dépiégeage des trous, en fonction de la température et de la tension de polarisation. Le chapitre V présente des études sur les problèmes de variabilité dans les dispositifs décananométriques. Les principales sources de courant de drain et de grille de la variabilité locale ont été étudiées. Dans cet aspect, un modèle
de courant de drain de la variabilité locale, valable pour toute condition de polarisation de grille et de drain, a été développé. Les principaux paramètres MOSFET de variabilité locale et globale ont été extraits par ce modèle pour différentes technologies CMOS (Bulk 28nm, FDSOI 14nm, Si bulk FinFET 14nm, nanofils Si/SiGe sous 15nm). L’impact de la variabilité du courant de drain sur les circuits de Cadence Spectre est présenté. Un résumé de cette thèse est présenté au chapitre VI, qui souligne les principales contributions à la recherche et les orientations de recherche futures sont
suggérées.

Membre du  jury :
- Gérard GHIBAUDO : Directeur de Thèse
- Charalabos DIMITRIADIS : Co-directeur de thèse
- Dimitrios TASSIS : Examinateur
- Francis BALESTRA : Examinateur
- Nathalie MALBERT : Rapporteur
- Brice GAUTIER : 
Rapporteur
 
Partenaires
Thèse préparée dans le laboratoire : UMR 5130 (Institut de Microélectronique, Electromagnétisme, Photonique – Laboratoire Hyperfréquences et Caractérisation)
sous la direction de Gérard GHIBAUDO, Directeur de thèse  et de Charalabos Dimitriadis, Co-directeur de thèse (université Aristote de Thessalonique) .
 
 
Contacts :

M.Gérard GHIBAUDO
guibaudo@minatec.grenoble-inp.fr
Lieu :
Plan d'accès
Amphi  Z-108 Phelma/Minatec
3 rue parvis Louis Néel
38016 Grenoble cedex1

 
 
IMEP-LAHC - UMR 5130
Site Grenoble
Grenoble INP - Minatec : 3, Parvis Louis Néel - CS 50257 - 38016 Grenoble Cedex 1

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