logo N&B

Soutenance de thèse de LAURENT Antoine - Grenoble INP - IMEP-LAHC

Imprimer la page English
Evénements
Rechercher
 
 

Soutenance de thèse de LAURENT Antoine

Publié le 1 mars 2018
 
Soutenance
Date de l'évènement : 5 avril 2018
Soutenance de thèse de LAURENT  Antoine,  pour une thèse de DOCTORAT de l' Université de  Grenoble Alpes , spécialité  "NANO ELECTRONIQUE ET NANO TECHNOLOGIES ", intitulée:
« Etude des mécanismes physiques de fiabilité sur transistors Trigate/Nanowire »
 
Jeudi 5 Avril 2018 à 10h30

Résumé:
En continuant à suivre la loi de Moore, les transistors ont atteint des dimensions de plus en plus réduites. Cependant pour les largeurs inférieures à 100nm, des effets parasites dits de canaux courts sont apparus. Il a ainsi fallu développer de nouvelles architectures, à savoir les transistors 3D, aussi appelés trigates, finfets ou encore nanofils.
Le remplacement des transistors planaires utilisés depuis les années 60 par ces dispositifs tridimensionnels constitue une réelle rupture technologique et pose de sérieuses questions quant à la fiabilité de ces nouveaux composants électroniques. Parmi les spécificités des dispositifs 3D, on peut notamment citer l’utilisation de différents plans cristallins du silicium, les potentiels effets d’angle ou encore le confinement des porteurs de charge. Les principaux mécanismes de fiabilité doivent, à ce titre, être étudiés afin de prédire le vieillissement de tels dispositifs. Ainsi,
l’évolution du transistor MOS et les limites de l’architecture planaire sont rappelées dans un premier temps. Les différents mécanismes de dégradation ainsi que les méthodes de caractérisation sont également exposés.
Les défauts d’oxyde jouant un rôle important en fiabilité, l’impact sur la tension de seuil VT d’une charge élémentaire q selon sa localisation spatiale a été simulé. On a ainsi pu constater que l’influence de ces défauts change selon leur position mais aussi selon les dimensions du transistor lui-même. Par la suite, le manuscrit se concentre sur la dégradation BTI (Bias Temperature Instabilities). Une comparaison entre les transistors trigates et d’autres quasi planaires a ainsi été effectuée en mettant en évidence les effets de la largeur du MOSFET. Un autre mécanisme important de fiabilité est intitulé dégradation par porteurs chauds ou HC, hot carriers en anglais. Les principaux modèles développés sur les architectures planaires ont été rappelés puis vérifiés pour les transistors 3D. Lors de stress HC, les niveaux de courant sont tels que des effets d’auto-échauffement apparaissent et dégradent les paramètres électriques du dispositif. Cette contribution a alors dû être décorrélée de la contrainte porteurs chauds
afin d’obtenir uniquement la dégradation HC. De manière similaire au BTI, les effets de la largeur du transistor ont également été analysés pour ce mécanisme de fiabilité. Enfin, l’effet des contraintes mécaniques dans le canal, telles que le strained-SOI ou l’apport de germanium, a été étudié non seulement du point de vue des performances mais également de la fiabilité. Nous avons alors pu en déduire le meilleur compromis performance/fiabilité réalisable.
 
Membres du jury :
  • Gérard GHIBAUDO - Directeur de thèse
  • Alain Bravaix - Rapporteur
  • Nathalie Malbert - Rapporteur
  • Francis Balestra - Examinateur
 
Partenaires
Thèse préparée dans le laboratoire : UMR 5130 - Institut de Microélectronique, Electromagnétisme et Photonique -Laboratoire d'Hyperfréquences et de Caractérisation , sous la direction de Gérard GHIBAUDO, directeur de thèse et Xavier GARROS Co-encadrant.
 
Contacts :

M.Gérard GHIBAUDO
ghibaudo@minatec.grenoble-inp.fr
Lieu :
Plan d'accès
Amphi  Z103 (Bâtiment Z 1er étage) - Phelma/Minatec
3 rue parvis Louis Néel
38016 Grenoble cedex1

 
 
IMEP-LAHC - UMR 5130
Site Grenoble
Grenoble INP - Minatec : 3, Parvis Louis Néel - CS 50257 - 38016 Grenoble Cedex 1

Site Chambéry
Université de Savoie - F73376 Le Bourget du Lac Cedex Copyright Grenoble INP