Soutenance de thèse de Mr TACHI Kihi

Vendredi  8 Juillet 2011  à 10h

Cette thèse propose des solutions avancées pour dispositifs CMOS nanométriques. Il est démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils permet d'ajuster la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies aboutissent à des transistors MOS offrant une consommation électrique extrêmement faible.
Dans cette thèse, des techniques de réduction de la résistance source/drain sont explorées afin d'augmenter le courant de drain et atteindre ainsi de très hautes vitesses de fonctionnement. Les propriétés de transport électronique des nanofils MOS empilés verticalement sont analysées en détail. De plus, des simulations numériques  sont effectuées pour examiner les possibilités de contrôle de la tension de seuil et l'avantage apporté par des grilles séparées.