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Soutenance de thèse de Sotirios ATHANASIOU - Grenoble INP - IMEP-LAHC

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Soutenance de thèse de Sotirios ATHANASIOU

Publié le 16 janvier 2017
 
Sotirios ATHANASIOU
Soutenance
Date de l'évènement : 17 janvier 2017
Soutenance de thèse de Sotirios ATHANASIOU,  pour une thèse de DOCTORAT de l' Université de  Grenoble Alpes , spécialité  "NANO ELECTRONIQUE ET NANO TECHNOLOGIES ", intitulée:
«Conception, fabrication et caractérisation de nouveaux dispositifs FD-SOI avancés pour protection contre les décharges électrostatiques»
 
Mardi 17 Janvier  2017 à 10h30

Résumé:
Ce sujet de thèse a pour objectif principal la conception de protection contre les décharges électrostatiques (ESD) en technologie silicium avancée sur isolant film mince (FDSOI) avec la compatibilité substrat massif. Ceci suppose une caractérisation ESD des dispositifs élémentaires déjà existants et une conception complète de nouveaux dispositifs sur technologie FDSOI.
Ces caractérisations se feront, soit en collaboration avec les équipes de caractérisation ESD présents à STMicroelectronics-Crolles, soit directement par le doctorant grâce au banc de test ESD présent dans le laboratoire pour les développements plus en amont si besoin. La caractérisation fine des mécanismes physiques et des performances des composants sera menée à IMEP qui dispose des équipements adéquats (bancs de mesures en basse et haute température, bruit, pompage de charge, etc) et d'une compétence scientifique incontournable. Il sera ensuite nécessaire d'effectuer des choix de stratégies de protection ESD en fonction des applications et des circuits visés par les équipes de STMicroelectronics. On gardera à l'esprit la notion de fiabilité dès la conception de la protection.
Une des stratégies envisagée pour la réalisation de protections ESD compatibles avec des films ultra-minces est l'intégration de ces dispositifs sur substrats hybrides. En effet, il a été démontré chez STMicroelectronics en partenariat avec le LETI qu'il était possible de co-intégrer à partir d'un substrat SOI des dispositifs FDSOI ainsi que des dispositifs bulk. Ceci est rendu possible au moyen d'un réticule supplémentaire qui permet de venir retirer le film de silicium et l'oxyde enterré aux endroits voulus. Ainsi la protection ESD est similaire à celle réalisée sur silicium massif mais avec des implantations compatibles avec des dispositifs à film mince. Les dispositifs sont donc sensiblement différents de ceux réalisés sur bulk et nécessitent une caractérisation approfondie afin de les optimiser au mieux. Une approche ambitieuse vise à concevoir des composants SOI inédits, utilisables pour la protection ESD.
Ce volet du travail sera en autre effectué sous la responsabilité de l'IMEP qui a récemment inventé et publié plusieurs types de transistors révolutionnaires : Z2-FET, TFET et BET-FET [12-14]. Les études se feront sur des dispositifs silicium sur isolant issus des technologies de fabrication STMicroelectronics. Pour ce faire, il sera nécessaire d'appréhender les techniques de fabrication. Dans ce cadre, une simulation des processus de fabrication est envisagée sous la chaîne d'outil ISE-TCAD en C20nm et technologies futures. Tout d'abord ceci permettra d'embrasser l'ensemble des possibilités inhérentes à la création de nouveaux composants dans la technologie considérée et ensuite cette étude préliminaire fournira des structures de simulation pour les configurations ESD.
Parallèlement, les outils TCAD de simulation physique du semi-conducteur à gap indirect type silicium seront mis à profit pour étudier plus précisément le comportement du composant élémentaire de protection ESD. Ces éléments peuvent être par exemple de type : diode, ggNMOS, Tr BIMOS, SCR ou SCR, T2, Beta-matrice, PPP… La synergie avec l'IMEP est essentielle pour l'identification et l'analyse des mécanismes physiques gouvernant le fonctionnement des dispositifs. Notamment, l'objectif principal est d'intégrer la protection ESD dans son application finale et d'évaluer son efficacité et son dimensionnement par l'intermédiaire de paramètres géométriques par exemple. Il sera également possible de réaliser des simulations mixtes afin de mieux tenir compte des effets 3D de la structure (effet de coins, dépolarisation de substrat) et de connaître l'influence des circuits de déclenchement associés à cette protection. L'optimisation de l'implantation de la protection ESD sera alors envisageable au regard des résultats de simulation. On se place ici dans le cadre d'une démarche de Co-Design de protection ESD. Après avoir étudié, d'un point de vue théorique et par simulation numérique, des cellules de protection ESD et des circuits de déclenchement associés en accord avec une stratégie de protection ESD, un travail de quantification et qualification sur silicium sera à entreprendre. Ceci sera effectué grâce à la réalisation de véhicules de test dans la ou les technologies silicium sur isolant choisies et par la caractérisation électrique des structures et réseaux de protection qui les constituent. Les véhicules de test développés devront être compatibles avec les topologies et les modules technologiques déjà existants. Enfin, les performances ESD seront analysées de sorte à pouvoir fournir des optimisations de design ainsi que des choix de stratégies de protection ESD en fonction des applications visées.

 Mots- Clés:
FD-SOI, CMOS Avancé, Caractérisation électrique, TCAD, ESD, Fabrication

Membres du jury :
M. Alexander ZASLAVSKY: Professeur, Brown University, US, Rapporteur
M. Bruno ALLARD: Professeur; Université de Lyon, FR, Rapporteur
M. Jurriaan SCHMITZ: Professeur, University of Twente, NL, Membre
Mme. Maud VINET: Advanced CMOS manager, CEA-LETI, FR, Invitée
M. Gerard GHIBAUDO: Directeur de Recherche CNRS, CNRS, FR, Président
M. Philippe GALY: STMicroelectronics, FR, Membre
M. Sorin CRISTOLOVEANU: Directeur de Recherche émérite CNRS, CNRS, FR,
Membre
 
Partenaires
Thèse préparée dans le laboratoire : UMR 5130 - IMEP-LAHC  et STMicroelectronics Crolles, sous la direction de Sorin CRISTOLOVEANU et Philippe GALY.
 
Contacts :

Sorin CRISTOLOVEANU
sorin@minatec.grenoble-inp.fr
Lieu :
Plan d'accès
Salle Z103 (Bâtiment Z - 1er étage) Phelma/Minatec
3 rue parvis Louis Néel
38016 Grenoble cedex1

 
 
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Site Grenoble
Grenoble INP - Minatec : 3, Parvis Louis Néel - CS 50257 - 38016 Grenoble Cedex 1

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